Flip Flop

NAND Gate Latch

Rangkaian dasar Flip-Flop (FF) dapat disusun dari dua buah NAND gate. Apabila disusun dari NAND gate, disebut dengan NAND gate latch atau secara sederhana disebut latch. Dua buah NAND gate disilangkan antara output NAND gate-1 dihubungkan dengan salah satu input NAND gate-2, dan sebaliknya.

Output gate (output latch) diberi nama Q dan Q’. Pada kondisi normal kedua output tersebut saling berlawanan. Input latch diberi nama SET dan RESET.

Gambar Rangkaian Flip-Flop NAND Gate Latch

Tabel kebenarannya :

NOR Gate Latch

Dua buah NOR gate yang saling disilangkan dikenal sebagai NOR gate latch, dengan dua buah output Q dan Q’ yang saling berlawanan serta dua buah input SET dan RESET. Jika logika 1 diberikan pada input S, maka kondisi ini menyebabkan FF di set ke 1 (Q=1). Jika logika 1 diberikan ke input R, maka kondisi ini menyebabkan FF di reset ke 0 (Q=0).

Gambar Rangkaian Flip-Flop NOR Gate Latch

Tabel kebenarannya :

Pulsa Clock (Sinyal Jam)

Pulsa clock digunakan pada Flip-Flop untuk mengubah keadaan-keadaan pada salah satu sisi naik atau sisi turun dari pulsa clock. Dengan kata lain pulsa clock FF akan mengubah keadaan-keadaan pada transisi clock yang sesuai dan akan diam/istirahat (rest) antara pulsa-pulsa clock yang berurutan.

Frekuensi dari pulsa-pulsa clock biasanya ditentukan oleh berapa lama waktu yang dibutuhkan FF dan gate-gate di dalam rangkaian untuk memberikan respon terhadap level perubahan-perubahan yang dikomandoi oleh pulsa clock.

Gambar Sinyal Pulsa

Clocked SR Flip-Flop

Gambar Blok Komponen Clocked SR Flip-Flop

Clocked SR Flip-Flop terdiri atas 3 input (S, R dan Clock) dan 2 output (Q dan Q’). Berikut rangkaian Clocked SR Flip-Flop :

Gambar Rangkaian Clocked SR Flip-Flop

Tabel kebenarannya:

Pada SR Flip-Flop ini, Jika kondisi input 1 semua maka output akan invalid, sehingga kondisi input tersebut harus dihindari.

Clocked JK Flip-Flop

Gambar Blok Komponen Clocked JK Flip-Flop

Clocked JK Flip-Flop terdiri atas 3 input (J, K dan Clock) dan 2 output (Q dan Q’). Berikut rangkaian Clocked JK Flip-Flop :

Gambar Rangkaian Clocked JK Flip-Flop

Tabel kebenarannya :

Pada JK Flip-Flop ini, jika kondisi input 1 semua maka output akan toggle. Toggle ini adalah suatu kondisi dimana kondisi output berubah-ubah.

Clocked D Flip-Flop

Gambar Clocked D Flip-Flop

Clocked D Flip-Flop terdiri atas 2 input (D dan Clock) dan 2 output (Q dan Q’). Berikut rangkaian Clocked D Flip-Flop :

Gambar Rangkaian Clocked D Flip-Flop

Tabel kebenarannya :

T Flip-Flop

Gambar Blok Komponen T Flip-Flop

T Flip-Flop merupakan modifikasi dari JK Flip-Flop. Ketika T FF diberi input logika 1 dan pulsa clock, maka kondisi output T FF akan berubah-ubah.

Gambar Rangkaian T Flip-Flop

Tabel kebenaran :